CY7C1565KV18-550BZXC

CY7C1565KV18-550BZXC gehört zu 72-Mbit QDR® II+ SRAM Vier-Wort-Burst-Architektur (2,5 Zyklen Leselatenz) von elektronischen Komponenten von Cypress. Der CY7C1565KV18-550BZXC ist ein synchroner Pipeline-Burst-SRAM, der mit einem Leseport und einem Schreibport ausgestattet ist. Der Leseport ist für Leseoperationen bestimmt und der Schreibport ist für Schreiboperationen bestimmt.

Daten fließen durch den Schreibport in den SRAM und fließen durch den Leseport heraus. Diese Geräte multiplexen die Adresseingänge, um die Anzahl der erforderlichen Adressstifte zu minimieren. Durch die getrennten Lese- und Schreibports beseitigt der QDR II+ vollständig die Notwendigkeit, den Datenbus umzukehren, und vermeidet mögliche Datenkonflikte, wodurch das Systemdesign vereinfacht wird. Jeder Zugriff besteht im Fall von CY7C1565KV18-550BZXC aus vier 36-Bit-Datenübertragungen in zwei Taktzyklen.

Produktmerkmale

Typ	Hauptmerkmale des Produkts
CY7C1565KV18-550BZXC	Separate unabhängige Lese- und Schreibdatenports
	550-MHz-Takt für hohe Bandbreite
	Vier-Wort-Burst zum Reduzieren der Adressbusfrequenz
	Verfügbar mit 2,5-Takt-Zykluslatenz

Produktbeschreibung

Der CY7C1565KV18 ist ein synchroner 1,8-V-Pipeline-SRAM, der mit einer QDR II+-Architektur ausgestattet ist. Ähnlich wie die QDR II-Architektur besteht die QDR II+-Architektur aus zwei separaten Ports: dem Leseport und dem Schreibport für den Zugriff auf das Speicherarray. Der Leseport hat dedizierte Datenausgänge, um Leseoperationen zu unterstützen, und der Schreibport hat dedizierte Dateneingänge, um Schreiboperationen zu unterstützen.

Die Tiefenerweiterung wird mit Port-Selects erreicht, wodurch jeder Port unabhängig arbeiten kann. Alle synchronen Eingänge durchlaufen Eingangsregister, die von den K- oder K-Eingangstakten gesteuert werden. Alle Datenausgänge durchlaufen Ausgangsregister, die von den K oder K Eingangstakten gesteuert werden. Schreibvorgänge werden mit synchronen selbstgetakteten Schreibschaltungen auf dem Chip durchgeführt.