CY7C1565KV18-500BZXC

Der CY7C1565KV18-500BZXC ist ein synchroner 1,8-V-Pipeline-SRAM, der mit einer QDR II+-Architektur ausgestattet ist. Ähnlich wie die QDR II-Architektur besteht die QDR II+-Architektur aus zwei separaten Ports: dem Leseport und dem Schreibport für den Zugriff auf das Speicherarray. Die Tiefenerweiterung wird mit Portauswahlen erreicht, wodurch jeder Port unabhängig arbeiten kann.

Der Leseport hat dedizierte Datenausgänge, um Leseoperationen zu unterstützen, und der Schreibport hat dedizierte Dateneingänge, um Schreiboperationen zu unterstützen. Die QDR II+-Architektur verfügt über separate Dateneingänge und Datenausgänge, um die Notwendigkeit einer „Umkehrung“ des Datenbusses, der bei herkömmlichen E/A-Geräten vorhanden ist, vollständig zu eliminieren.

Auf jeden Port wird über einen gemeinsamen Adressbus zugegriffen. Adressen für Lese- und Schreibadressen werden an abwechselnd ansteigenden Flanken des Eingangstakts (K) zwischengespeichert. Zugriffe auf die QDR II+ Lese- und Schreibports sind völlig unabhängig voneinander. Um den Datendurchsatz zu maximieren, sind sowohl Lese- als auch Schreibports mit DDR-Schnittstellen ausgestattet.

Jede Adressstelle ist vier 36-Bit-Wörtern (CY7C1565KV18) zugeordnet, die sequentiell in das Gerät hinein oder aus ihm heraus platzen. Da Daten bei jeder steigenden Flanke beider Eingangstakte (K und K) in das und aus dem Gerät übertragen werden, wird die Speicherbandbreite maximiert und gleichzeitig das Systemdesign vereinfacht, indem Bus-„Turnarounds“ eliminiert werden.

Produktmerkmale